Escrito em 2005 este artigo aborda a elaboração de circuitos divisores de frequência com ciclos ativos de 50%. Na época, diversos artigos anteriores haviam sido publicados com aplicações de divisores de diversos tipos, mas em muitos casos, sem que o sinal obtido tivesse um ciclo ativo de 50%. Os circuitos de então, usando tecnologia TTL e CMOS faziam divisões por valores pares e ímpares, ocorrendo o problema do ciclo ativo principalmente no caso dos divisores ímpares. Neste artigo veremos como obter divisão por números ímpares resultando em sinais com 50% de ciclo ativo.
A utilização de flip-flops e alguns elementos adicionais permite a divisão de freqüência de sinais retangulares por qualquer número inteiro com facilidade.
No entanto, as configurações mais usadas não fornecem sinais com 50% de ciclo ativo, ou seja, o tempo no nível alto não é igual ao tempo no nível baixo.
Em muitos casos, isso não é um fato relevante, no entanto, existem aplicações sensíveis a isso e a necessidade de um circuito com ciclo ativo de 50% pode ser absoluta.
Vejamos como implementar de forma simples, usando como base flip-flops do tipo D (tanto TTL como CMOS) divisores com sinais quadrados (50% de ciclo ativo).
a) Divisor por 3
Na figura 1 mostramos a configuração típica de um divisor por 3, feito da forma tradicional com dois flip-flops e uma porta AND.
![Um divisor por 3. Um divisor por 3.](/images/stories/artigos9/art0566_01.jpg)
As formas de onda obtidas são dadas junto ao diagrama básico observando-se que realmente, não temos um ciclo ativo de 50% mas menor (33%).
Utilizando um flip-flop a mais e duas portas (AND e NOR) podemos facilmente alterar o circuito original e com isso obter um sinal com 50% de ciclo ativo, conforme mostra a figura 2.
![Obtendo um sinal com 50% do ciclo ativo. Obtendo um sinal com 50% do ciclo ativo.](/images/stories/artigos9/art0566_02.jpg)
Evidentemente, a freqüência máxima de clock deve ser calculada em função do tempo de trânsito do sinal pelos três flip-flops.
b) Divisor por 6
Acrescentando um flip-flop J-K podemos fazer uma divisão adicional por 2, conforme mostra a figura 3.
![Uma divisão adicional por 2. Uma divisão adicional por 2.](/images/stories/artigos9/art0566_03.jpg)
No entanto, para manter o ciclo ativo de 50% é preciso contar com portas adicionais conforme mostra a mesma figura.
Nessa figura temos as formas de onda obtidas nos diversos pontos, observando-se os pontos em que os sinais não têm os ciclos ativos de 50%.
|c) Divisor por 9
A divisão por 9 com um ciclo ativo para o sinal de saída de 50% exige um circuito mais complexo. Esse circuito é mostrado na figura 4.
![Um divisor por 9 Um divisor por 9](/images/stories/artigos9/art0566_04.jpg)
Veja então que são necessários flip-flops do tipo D e também flip-flops do tipo F.
As formas de onda dos diversos pontos, inclusive aqueles em que o ciclo ativo não é 50%, são mostradas na mesma figura.
d) Divisor por 12
A divisão por 12 pode ser implementada com o uso de 4 flip-flops tipo J-K e algumas portas AND adicionais, conforme mostra a figura 5.
![Um divisor por 12. Um divisor por 12.](/images/stories/artigos9/art0566_05.jpg)
As formas de onda obtidas nos diversos pontos do circuito são mostradas na mesma figura. Observe que existem diversos pontos em que os ciclos ativos são bem diferentes dos 50%.
Conclusão
Os circuitos básicos mostrados se aplicam às tecnologias TTL e CMOs, bastando levar em conta as características de cada um.
Em especial devem ser observadas as velocidades máximas de operação, que vão determinar justamente a freqüência máxima do sinal de entrada.
Para os circuitos CMOS essa velocidade está intimamente ligada à tensão de alimentação e no caso dos TTL, o leitor que precisar de velocidades maiores pode contar com as diversas sub-famílias.
Levando em conta o modo como os flip-flops e demais funções são usadas, o leitor que domine as técnicas de projetos digitais, principalmente o manuseio dos Mapas de Karnaugh poderá facilmente implementar divisores para outras freqüências com ciclos ativos de 50% para os sinais de saída.